Embedded/Digital Circuit2011/03/15 17:58

간단하게 설명하면 1비트를 기억하는 논리회로이다. 전원이 공급되는 한, 상태의 변화를 위한 신호(클럭)가 발생할 때까지 현재의 상태를 유지하는 논리회로이다. 레지스터를 구성하는 기본 소자로 2개의 NAND 또는 NOR 게이트를 이용하여 구성한다.

플립플롭의 종류에 대해 알아보자.

 

★ SR Flip-Flop





입력 S와 R에 0이 입력되면 출력 Q와 Q’ 는 변하지 않는다. 즉 값을 기억하는 것이다.
입력 S = 0, R = 1이 입력되면 Q = 0, Q’ = 1로 변한다. 이를 리셋(Reset)이라한다. 리셋(Reset) 되었다는 소리는 출력 Q의 값이 0으로 되었을 경우를 말한다. 입력 S = 1, R = 0 이 입력되면 Q = 1, Q’ = 0 으로 변한다. 이를 셋(Set)이라한다. 셋(Set) 되었다는 소리는 출력 Q의 값이 1로 되었을 경우를 말한다. 입력 S=1, R=1 이 입력되면 Q = 0 , Q’ = 0 로 변하지만 문제점이 발생한다. 0도 1도 아닌 중간값을 갖는 상태가 지속되기 때문이다.



EN은 쉽게 말하면 클럭이라 할 수 있다.
0이면 AND 게이트는 항상 0이므로 입력 S와 R의 값에 신경 쓰지 않는다. 즉 EN이 1이 되어야 입력S와 R 값에 의해 결과 값이 변경된다.


★ D Flip-Flop




SR 플립플롭의 문제점을 보완한 것이 D 플립플롭이다.
D는 Delay를 의미하는 말인다. 입력을 D 하나만 주고 입력 S와 R이 항상 보수로 되도록 구성한 방법이다. 그 외에는 SR 플립플롭과 구조가 똑같다. 다만 입력S와R에 동시에 1이 입력되지 않도록 구성되어있다. 진리표를 살펴보자.



클럭이 0일 때는 입력D값에 상관없이 변하지 않는다. 즉 기억하고 있다는 것이다.
클럭이 1이 되면 D값에 의해 출력값이 변한다. 클럭이 1이라 가정한다면, 입력 D = 0 일 때, 출력 Q = 0, Q’ = 1 이 되어 리셋(Reset)이 된다. 입력 D = 1 일 때, 출력 Q =1, Q’ = 0 이 되어 셋(Set)이 된다.


★ JK Flip-Flop





JK 플립플롭은 SR 플립플롭에서 발전된 것인다.
Jack과 Kilby가 발명하여 이름의 앞자리를 따서 JK 플립플롭이라 부른다. J = S, K = R 이라 보면 된다. 다음 진리표를 보자.



J
K플립플롭은 입력이 J와 Q 그리고 클럭의 3가지가 NAND 게이트에 입력된다. K와 Q’ 그리고 클럭 역시 마찬가지다. 하지만 입력Q와 Q’ 값은 영향을 미치진 않는다. 클럭이 1이라 가정하면, J = 0 , K = 0 이면, 출력값은 변화지 않는다. 기억을 하고 있다.
J = 0, K = 1이면, 출력 Q = 0, Q’ = 1 이된다. 따라서 리셋(Reset) 된다.
 
J = 1, J = 0 이면, 출력 Q = 1, Q’ = 0 이된다. 따라서 셋(Set) 된다.
J = 1, J = 1 이면, 출력 Q와 Q’ 는 값이 보수가 된다. 이를 토글(Toggle)이라 한다.
예를 들면 이전 상태에서 Q = 0 , Q’ = 1 이라면 다음상태에서는 Q = 1, Q’ = 0이 된다.


★ T Flip-Flop





T 플립플롭의 T는 Toggle의 의미다.
입력 T가 1이 들어올 때마다 출력의 상태가 이전 상태의 보수값이 나온다. 이는 출력 Q, Q’ 의 값이 SR플립플롭의 입력값으로 추가로 들어가게 된다. 즉 입력 T 와 Q 그리고 클럭 또는 T 와 Q’ 그리고 클럭이 입력으로 사용된다. 진리표를 살펴보면 클럭이 1이라 가정을 했을 때 입력 T = 0 , Q = 0 (or 1)이면 출력 Q = 0 (or 1) 이 된다. 입력 T 가 0 이므로 Q값은 유지되어 기억된다. 입력 T = 1, Q = 0 (or 1)이면 출력 Q = 1 (or 0) 이 된다. 입력 T가 1이므로 Q값은 전 상태의 보수값이 출력된다.






Posted by 꿈을모아서

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  1. digital engineering

    좋은 정보 감사합니다.

    2011/06/14 21:02 [ ADDR : EDIT/ DEL : REPLY ]
    • 감사합니다 ^^
      부족한 부분이 많지만 도움이 되었다니 다행이네요.

      2011/06/14 21:24 [ ADDR : EDIT/ DEL ]
  2. 김규진

    시험기간 공부중에 많은 도움이됐습니다. 감사합니다~^^

    2011/06/17 15:00 [ ADDR : EDIT/ DEL : REPLY ]
  3. 탈레반

    님아 틀린거잇음 저기 알에스플립플롭에 셋상태 출력값 큐다시가 1아님 0임

    2011/09/21 22:19 [ ADDR : EDIT/ DEL : REPLY ]
  4. 참고좀하고 사진좀 퍼갈께요 ~~~

    2011/12/22 20:45 [ ADDR : EDIT/ DEL : REPLY ]
  5. 좋은 정보 감사합니다. 공부 잘되네요 ㅋㅋ
    자료좀 가져갈께용 ㅠ

    2012/04/05 16:00 [ ADDR : EDIT/ DEL : REPLY ]
  6. 틀렸네요

    Flip-Flop이란것은 clock의 edge에서 동작하도록 한것입니다.
    D Flip-Flop이라고 해놓은 것은 D Latch이지 D Flip-Flop이 아닙니다.
    SR Latch이지 SR Flip-Flop이 아닙니다.

    잘못된 정보는 정정합시다.

    2012/10/08 22:10 [ ADDR : EDIT/ DEL : REPLY ]


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